Verifikation von parametergesteuerten Layout-Generatoren für integrierte Schaltungen

 

Ziel

Verfahren, das den Nachweis ermöglicht, dass die Ergebnisse eines Layout-Generators („PCell“) für alle erlaubten Parameterwerte konform mit den Designregeln sind.


Stand der Technik

Bislang werden nur einzelne Layout-Ergebnisse mit Design Rule Check („DRC“) geprüft. Dies hat folgende Nachteile:

  • Nachweis gelingt nur für diskrete Punkte im Parameterraum
  • Testabdeckungsgrad von 100% ist nicht erreichbar
  • Erreichter Testabdeckungsgrad ist nicht quantifizierbar


Herausforderungen

  • Formale Verifikation von Generator-Software
  • Abdeckung eines kontinuierlichen Parameterwertebereiches
  • Quantifizierung der Testabdeckung von PCell-Validierungsverfahren

 

Beispiele für einfache Designregeln

 

Einfache Designregeln geben Mindestmaße für Ausdehnung von Polygonen (a), Abstände zwischen Polygonen gleichen (b, d) oder verschiedenen (c, e) Layers, Überlapp (f) oder Umschließung (g) vor.

Typische Designregeln im IC-Bereich:

  • Abstand zwischen aktiven Gebieten / Wannen
  • Minimale Kanallänge für Transistoren
  • Minimale Breite und Abstand für Metall
  • Density-Rules für bestimmte Layer
  • Vermeidung von Antenneneffekt

Beispiel eines einfachen Layout-Generators

PCell in der Anwendung: Parameterauswahl (links) und Layout-Ergebnis (rechts)